ものづくり・製造
歩留まりとは?計算方法と、半導体で収益を左右する理由
- 歩留まり
- 製造業
- 半導体製造
- 良品率
- 工程
- 掛け算
- 歩留まり学習
- エクスカーション
- 公差設計
- パラメータ設計
- 正味現在価値
- ファブ
- ウェハ
- 歩留まりランプ
- 最終検査
- サイクルタイム
- 単価
- 割引率
- タグチメソッド
- 先端ロジック
- ポアソン
目次
ものづくりでは、作ったもののうち良品として売れるものの割合を「歩留まり(ぶどまり)」と呼ぶ。部品や製品の話はたいてい性能や設計の話になるが、工場の採算は、作った数のうちどれだけが売り物になるかにも左右される。捨てる不良品の材料と手間は、売れる良品が肩代わりするからである。
製品は多数の工程を順に通って作られ、どの工程でも一定の割合で不良が出る。半導体のように工程の数が非常に多い製造では、一つひとつの工程の良品率のわずかな違いが、全体の歩留まりにどこまで響くかが問題になる。一方で、不良はいつも各工程に薄く散らばって起きるとは限らず、ある期間に固まって起きうる。
各工程の良品率がわずかに違うと、全体の歩留まりと採算はどこまで変わるのか。
全体の歩留まりを各工程の良品率の掛け算で見ると、500工程を積んだとき、1工程あたり99%か99.9%かという0.9ポイントの差が、全体では約0.7%と約61%を分ける。 半導体製造の数値モデルでは、歩留まりを上げていく速さが収益性を大きく左右する。ただし掛け算は各工程の不良が独立に起きることを前提にしており、一つの工程の異常が特定期間のウェハをまとめて巻き込むと、その期間の歩留まりは急に崩れうる。
500工程を積むと、1工程0.9ポイントの差が全体で約61%と約0.7%に開く
※ この節の数値は説明のための仮定で、測定値ではありません。
各工程が「99%良品」なら優秀に聞こえる。だが全体の歩留まりは各工程の良品率の掛け算になるので、工程数が増えると、全体の歩留まりは次の図のように崩れる。
500工程のとき、全体の歩留まりは次のとおりである。
- 各工程 99.9% 良品 → 全体 約 61%(0.999の500乗)
- 各工程 99% 良品 → 全体 約 0.7%(0.99の500乗)
- 各工程 95% 良品 → 全体 ほぼ0%
「99%」と「99.9%」の差は0.9ポイントしかない。その差が、全体では61% と 0.7%を分ける。500工程で全体95%を保つには、1工程あたり99.99%が必要になる計算だ。
良品率が下がると、良品1個のコストは跳ね上がる
100個作って、70個が良品(歩留まり70%)なら、捨てる30個ぶんの材料も手間も、売れる70個が肩代わりする。良品1個の“本当のコスト”は、見かけより高い。 歩留まりが10%まで落ちれば、良品1個に10個ぶんのコストがのしかかる。同じ工場・同じ設計でも、歩留まりだけで利益が黒にも赤にもなる。半導体の工場(ファブ)も、新しい製品の立ち上げで「歩留まりの改善(歩留まりランプ)」に力を注ぐ。
Weber(2004)は半導体製造の収益性を数値モデルで分解し、「速い歩留まり学習率が、他のどの要因よりも収益性を決める」と結論している。論文の要旨によれば、早期のランプ立ち上げ・ファブ容量の追加・最終欠陥密度の低減・ダイ縮小は、いずれも逓減する効果しか持たない1。Weber は博士論文で、歩留まり学習を、投入した材料をできるだけ多く売れる品にする取り組みと定義している2。博士論文も同種のモデルで、割引率 20% のとき、歩留まりの立ち上がりが予定より半年早い(学習率 15% 増)と最大正味現在価値が基準の 2 倍を超え、半年遅れると半分未満に落ち、1 年遅れ(学習率 20% 減)では正の値にならないと報告している2。ただし博士論文の章要旨は、収益性を決める因子を2つ挙げ、歩留まり学習の前に単価の下落率を置いている2。同じ要旨は、市場投入の時期に迫られて学ぶ組織にとって、学習の伝統的な目標だった単位コストの削減は第一の目的になりえないとも述べる2。その理由として博士論文は、製品の単価が製造工程の寿命の初期に高く、成熟した量産期より桁違いに高いこともある点を挙げる。学習への投資に対する成果が強く非線形で、単価も桁で変わりうる環境では、単価が高いうちに大量に作れるようになることが、単位コストの考慮に優ることがあるという2。
工程を重ねる製造では、不良が特定の期間に集中することがある
ものづくりは多数の工程の積み重ねでできており、半導体では、先端ロジックの製造手順が1000を超える工程に達することもある3。各工程の良品率を掛け合わせる計算は、各工程の不良が互いに独立に、少しずつ起きることを前提にしている。実際の半導体製造について、Leachman らは、ある工程・装置が規格から外れる「エクスカーション」は、おそらく大半がインライン検査で見つかるものの、一部は最終検査まで見つからないと報告している。製造のサイクルタイムが長いほど、同じ工程を通過した多数のウェハがその異常に曝されるという4。そうであれば、不良は各ウェハに独立に薄く降りかかるのではなく、ある期間だけ集中して起きうる、と本稿は考える。その場合は、平均の歩留まりが掛け算どおりでも、特定の期間には歩留まりが急に崩れることがある。半導体の歩留まりの見積もりには複数のモデルがあり、不良のチップがウェハ全体にほぼ均一に散るとみるポアソンのモデルのほかに、ウェハ上で寄り集まるとみる Seeds のモデルなどがあって、実際の不良の位置の分布に合わせて選ぶとされる5。
公差設計に頼ると高くつき、パラメータ設計は公差を広げる
品質を上げるやり方は、製品の設計の段階でも選べる。Unal & Dean(1991)はタグチメソッドの解説で、ばらつきの影響が大きい要素の公差を狭める「公差設計」に頼れば、より高精度で高価な部品・工程が必要になり生産・運用コストが増えると指摘する(この因果自体は同論文が Phadke (1989) に帰属させている)。だが同論文の主眼はその先にある。同論文によれば、上流の「パラメータ設計」で条件を最適化すれば公差はむしろ広げられ、低コストの部品と生産工程が使えるようになり、製造・運用コストを大幅に下げられる。同論文は、米欧の技術者がシステム設計と公差設計に力を注ぐという観察を Cullen & Hollingum (1987) から引く。そのうえで、航空宇宙の設計ではパラメータ設計にほとんど労力が割かれず、「コストを下げながら品質を上げる機会が失われている」と述べる6。
出典6件
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C. Weber「Yield Learning and the Sources of Profitability in Semiconductor Manufacturing and Process Development」IEEE TSM, 2004. https://doi.org/10.1109/TSM.2004.835724 — 要旨は、歩留まり学習率の速さが収益性を最も強く決めると結論する。 ↩
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C. Weber「Rapid learning in high velocity environments」MIT 博士論文, 2003. https://hdl.handle.net/1721.1/8003 — 第6章のモデルで、学習率の増減が割引率20%の正味現在価値を2倍超にも、正にならない水準にもすると示す。 ↩ ↩2 ↩3 ↩4 ↩5
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米議会調査局(CRS)「Semiconductors and the Semiconductor Industry」R47508, 2023-04-19. https://www.congress.gov/crs-product/R47508 — 先端ロジックの設計を作る製造手順は、1,000を超える工程を要しうると記す。 ↩
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R. C. Leachman & S. Ding「Excursion Yield Loss and Cycle Time Reduction in Semiconductor Manufacturing」IEEE T-ASE 8, 2011. https://doi.org/10.1109/TASE.2010.2041450 — サイクルタイムが長いと、最終検査まで残る異常に多くのウェハが曝されるとする。 ↩
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Wikipedia「Semiconductor device fabrication」. https://en.wikipedia.org/wiki/Semiconductor_device_fabrication — 歩留まりのモデルとしてマーフィー・ポアソン・二項・ムーア・Seeds を挙げ、不良の位置の分布に合わせて選ぶとする。 ↩
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R. Unal & E. B. Dean「Taguchi Approach to Design Optimization for Quality and Cost: An Overview」1991. https://ntrs.nasa.gov/citations/20040121019 — 公差設計は高くつき、パラメータ設計なら公差を広げて低コストの部品と工程を使えるとする。対象は設計上の公差である。 ↩
この記事はAIを使用して執筆されました。内容には誤りが含まれる可能性があります。事実や数字の出典は脚注から確かめられます。